你好，请问为什么这个Verilog编的阶乘函数编译通不过啊？？？

Question

总是提示：loop with non-constant loop condition must terminate within 250 iterations.
代码如下：
module funtest(clk,rst,n,q);
input clk,rst;
input [3:0]n;
output reg[31:0]q;
always @(posedge clk)
begin
if(rst)
q<=0;
else
begin
q<=factorial(n);
end
end

function [31:0] factorial;
input [3:0]pram_n;
reg [3:0]i=1;
begin
factorial=pram_n?1:0;
factorial=1;
for(i=2;i<=pram_n;i=i+1)
factorial=i*factorial;
end
endfunction

endmodule

Answer 1

错在第18行：reg [3:0]i=1; 应该分着写：reg[31:0] i;begin之后写i = 1;function [31:0] factorial;input[3:0] pram_n;reg[3:0] i;//分开写begini = 1;factorial=pram_n?1:0;factorial=1;for(i=2;i<=pram_n;i=i+1)factorial=i*factorial;endendfunction&nbsp;原因是：always @(posedge clk)表示时序逻辑，其中引用了function factorial;那么初始定义reg i跟给它赋值的工作。在时序上，只能经两个clk才能完成，一个clk用来初始化reg，另一个clk用于赋值。另外,always的rst是组合逻辑，推荐规范写法：always @(posedge clk or negedge rst)beginif(!rst)q<=0;elsebeginq<=factorial(n);endend

Answer 2

for语句中的i<=pram_n出错，pram_n要求是一个常数，否则不能编译。你随便改个常数试试就不会出现以上错误了。