本文设计思想采用明德扬至简设计法。在使用FPGA设计系统时，常需要利用FIFO进行数据缓存保证数据不丢失，因此计算FIFO深度是至关重要的。FIFO的深度主要取决于“最恶劣”的情况，以下对于两种最常见的场合进行分析。
1.已知读写两侧带宽及最恶劣情况，求FIFO深度
如：对于异步FIFO，写时钟100MHZ，读时钟80MHZ。读写位宽均为16bit。已知每100个写周期最多写入960bit数据，读侧每时钟读取一个数据。问：FIFO深度至少为多少？
分析：典型的“背靠背”情况，此时最恶劣的情况是第一次100个写周期内后60个周期连续写入60个数据和第二次100个写周期内前60个周期连续写入60个数据。故上述最恶劣情况下的连续写入120个数据后FIFO内缓存数据最多。计算此时写入数据-该阶段读出数据即为FIFO的最小深度。
计算：t = 120*Tw
Nwr = 120
Nrd = t/Trd = 120*Twr/Trd = 120*frd/fwr = 120*80/100 = 96
x = Nwr - Nrd = 120 - 96 = 24.
由于FIFO深度只能取2的整数次幂，因此最小深度为2^5 = 32.
2.为保证数据连续输出，求读取前FIFO内至少缓存数据量
如：异步FIFO，写入时钟80MHZ，读取时钟100MHZ。数据位宽1byte。写侧连续写入均为8192B长度的数据包。问：为保证输出连续不间断，存够多少数据后才能开始发送？
分析：此场景为写入一定数据后开始读取FIFO，那么最恶劣的时刻当然是刚开始读取的时间点。想要保证输出连续，则必须满足：读取8192B数据期间写入的数据+已缓存数据 ≥8192B
计算：t = 8192*Trd
Nrd = 8192
Nwr = t/Twr = 8192*Trd/Twr = 8192*fwr/frd = 8192*80/100 = 6553.6B
发送水线x满足 Nwr +x = 8192 --> x = 8192 - Nwr = 1638.4B
FIFO深度为2^11 = 2048.
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